之前用小小的篇幅，简单介绍了PDN的概念，研究PDN的意义，以及PDN曲线该怎么去读图。
本章将详细介绍PDN和高速PCB的关系，简单介绍PDN对电气性能的影响。
为什么高速PCB对PDN的要求很严格？
之前用电池灯泡模型，为大家介绍了PDN的概念。电池灯泡模型是直流供电，负载很稳定（频率为0Hz），而且灯泡的负载特性几乎可以等效为电阻。所以电池灯泡模型，对PDN要求很低，拉两条线即可。
而如今随着集成电路工艺和PCB工艺的发展，硬件产品对PDN的要求也变得越来越高。究其原因，主要有如下3点：
处理器频率越来越高，对PDN的要求也越来越高。
随着现在处理器芯片的工作速度越来越高，内核电压也在逐渐降低。（数字逻辑1为高电平，同样的驱动能力，电压从0到1V需要的时间比电压从0到3V需要的时间短，需要的时间短，逻辑处理速度就高）。老处理器内核电压以3.3V为主，如今很多高端的处理器芯片内核电压为0.8V-1.3V之间，甚至更低。如果仍然按照0.8xVDD为逻辑1，0.2xVDD为逻辑0。老处理器逻辑1的电压范围为3.3*0.8=2.64V到3.3*1=3.3V，所以容许PDN上可以有660mV的压降。
新处理器逻辑1的电压范围为1*0.8=0.8V到1*1=1V，所以仅容许PDN上可以有200mV的压降。比老处理器的容限低了3倍。
根据欧姆定律，负载若消耗同样的电流，则新处理器的PDN阻抗就需要至少降低3倍。所以，处理器工作频率越高，对PDN要求更为严苛。
芯片集成度越来越高，负载特性越来越复杂，对PDN的要求变得越来越高。
随着集成电路工艺的发展，芯片的集成度越来越高，高端的处理器内部继承了了成千上万亿个开关管，当这些开关同时打开或者关闭时，产生很大的瞬态电流。当这些开关管周期性交替打开关闭时，会产生各种频率的瞬态负载电流。这样的负载特性比电池灯泡模型远远复杂的多。所以更加要求PDN的直流阻抗要低，ESL要小。
电子产品体积越来越小，芯片功能却越来越复杂，对PCB布局和布线的挑战也更高，增加了PDN的设计难度。
PCB变得复杂了，一旦在布局布线过程中，考虑不慎则满盘皆输。
经验不足者，经常会遇到这样的情况，先走了关键信号，走完后发现信号贯穿了整个板子，导致电源和地平面不完整，去耦电容到芯片引脚的路径被打散，增加了寄生参数，造成PDN性能差。如果优化PDN，又导致布好的关键信号需要重新走线，增加了工作量。但事实上，大部分处理器芯片厂商在封装IC的时候，已经考虑了电源完整性和信号完整性，如果你的设计过程中，发现某关键信号导致PDN出了问题，那优先排查关键信号走线是否合适，大部分芯片在布局布线结束后，你会发现布线区域和电源平面区域，划分的井井有条，业界俗称走线顺。
综上，高速PCB使用的处理器有着很高的处理速度，很高的集成度，很复杂的功能。从而高速PCB对PDN的要求也更为严苛。在未来的硬件设计中，PDN的概念将和现在的欧姆定律一样，司空见惯。
PDN不好，对高速PCB的影响是什么？
把上面的问题反过来看，就能轻松总结出PDN对高速PCB电气性能影响是什么：
PDN上DCR过大，造成电压不足，从而造成处理器运行过程中出现死机、掉电、反复重启等问题。
PDN上ESL过大，造成电压有过冲和跌落，过冲甚至导致芯片过压击穿。
信号通常通过PDN来获取或者返回电流，多个信号共电源或者共地，造成信号之间的串扰耦合增强。
PDN上地端阻抗偏大，会导致信号的参考地被抬高。PDN上电源端阻抗偏大，会导致信号高电平副值偏低，严重者，导致数字信号逻辑错误。
PDN上DCR和ESL偏大，会造成电源震荡，产生EMI问题。
以上部分重点介绍了，PDN和高速PCB难舍难分的关系。解释了PDN为什么越来越重要的原因，也解释了PDN不好对电气性能的影响。
那PDN到底和去耦电容有什么关系呢？参见后面章节。