DDR4实战教学(三):特性与电气参数

2020年9月7日 FireSu 3376  0  0
DDR4有哪些特性?DDR4有哪些关键信号?除了眼图,DDR4还看那些电气参数?

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硬知识在经历数月的萎靡不振后,终于重拾烙铁。从今天起,我将陆续为大家带来DDR4的特性,DDR4的重要信号描述,DDR4的电气参数介绍,基于HyperlynxDDR4 SI仿真,DDR4的时序参数简介。

本节仅讲解DDR4的特性,DDR4的关键信号作用,DDR4的电气参数。

DDR4有哪些特性?

DDR系列有DDRDDR2DDR3DDR4DDR2LDDR3LDDR4L、以及最新出现的DDR5。虽然技术在不断进步,但是每一代之间又有很多相似之处。我们观察下DDR主流系列产品的特色,就不难发现规律。

很明显,电压越来越低了,频率越来越高了,数据总线由单端发展为差分了。我们发现这与总线的发展史有异曲同工之妙。

科技的根源仍旧是人类最普通的智慧,不信?那我们来举个不恰当的李子,栗子,例子。

假如河的这边有很多李子,河的对面有很多栗子,如果只用人力,尽可能快的把河对面的栗子和这边的李子来回搬运,你有哪些办法?你会很轻易地提出若干方案,多找人同时搬;找游泳快的兄弟;在河比较窄的地方搬;2个人为一组,A扔李子,B扔栗子….

你想你故在,聪明的前辈们也和你一样,把这种思维运用在了DDR的设计上。

最开始找了很多人一起搬,所以DDR最开始是并行走线设计;后来找游泳快的人,所以DDR的频率在不断提高;游泳快但是累啊,得找窄点的地方游,所以DDR工作电平越来越低(电流传输速度是一定的,所以电压越低,耗时越短)。一直来回游泳也不是个事啊,能不能两人成组,你负责搬0,我负责搬1,所以DDR总线逐渐也在由并行向差分演进。

如上就是DDR的技术发展规律,也是很多总线的发展规律。掌握规律,我们再来看特性,DDR4电平1.2VDQS信号走差分,频率在1600Mbps~3200Mbps.

DDR4有哪些关键信号?

DDR4都有哪些关键信号呢?一张图就可以看明白。有CKADDRDQSDQDQM信号,在电路之外,还能看到使能,复位,ODTZQ

那么这些信号都有什么作用?我们接下来做简要介绍。

1.      CKAddressDQSDQDM信号都有哪些作用?

CKDDR的数据通信时钟信号,当CKAddress信号配合工作时,可以进行CMD(命令)操作和Address(地址)信号传输。由于地址信号和命令信号在DDR操作过程中属于控制信号,相对DDR的数据传输,属于小众场景,所以DDR的地址信号和CMD信号目前仍然走的是单端走线,工作频率比起数据传输也比较低。所以我们不难发现,ADDR信号仍然是单端信号,且大部分匹配电阻仍然外置。

由于数据传输才是DDR的主要业务,所以在DDR进行数据传输时,需要增加额外的措施来保证数据传输,所以DDR4增加了新的角色,DQSDQDM信号。

数据选取脉冲(DQS)是DDR中的重要功能,它的功能主要用来在一个时钟周期内准确的区分出每个传输周期,并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线,它是双向的,在写入时它用来传送由CPU发来的DQS信号,读取时,则由DDR生成DQSCPU发送。完全可以说,它就是数据的同步信号。甚至可以这么说,CKDQS配合起来,作为DQ数据线的参考时钟,这也是为什么走线时,DQSDQ要放到一起考虑的原因。

在数据连续传输过程中,随着时钟的变化,CPU可能会读取到DDR中位置1,位置2,位置3,位置4的数据,假如在这个连续传输过程中,CPU不想要位置2的数据,又不想中断数据传输,那么有什么办法呢?DQM就派上用场了,在传输到位置2是,DQM使能,就可以屏蔽掉位置2 的数据。

2.     什么是ODT

芯片终端端接匹配电阻On-Die Termination简称为ODTODT是从DDR2后期的产品才开始出现的,并随着产品的升级,ODT呈现更多的数值。当前,ODT主要是用于数据(dataDQ)、数据选通(DQS/DQS#)和数据掩码(Data MaskDM)三类信号线。ODT的功能就是代替了常规的电路匹配设计,使原本在芯片外部的分立端接电阻集成到芯片内部,其简化电路结构如下图所示。

ODT电路的引入,是DDR发展的里程碑,ODT有如下优势。

1.      去掉了PCB板上的分立端接电阻元件,降低了硬件设计成本。

2.     由于没有端接电阻,使PCB设计有更多的布线空间,方便EDA布线。

3.     由于ODT通过内部的寄存器进行调节,可以通过软件开启和关闭,减少了调试工作量。

4.     芯片内部端接比板级端接更加有效,这样没有过多的寄生效应。

5.     减少了外部元件的数量,在可靠性上也获得了优化。

ODT的引入,为进一步提高DDRx内存的工作频率做了铺垫。

当然,ODT也并不都是优点,因为使用了ODT,匹配电阻的种类和数值已经确定并无法修改;在某种程度上也会带来一定的功耗增加,所以在一些消费类的产品上也并不都是开启ODT功能。

3.     什么是ZQ校准?

ZQDDR3之后新增的一个引脚,而DDR3正是通过ZQ进行输出电阻(Ron)和 ODT的校准,这个校准过程在DRAM初始化过程中都会完成。ZQ在原理设计上比较简单,ZQ引脚通过一个低公差240Ω(一般公差为1%)的电阻直接连接到地即可。

除了眼图,DDR4还看那些电气参数?

DDR4设计是否设计OK,就需要看DDR4的量测参数是否满足JEDEC规范。那规范中都定义了哪些电气参数呢?每个电气参数又代表了什么意义?接下来我们做简要介绍。

1.      过冲与下冲。信号如果在传输过程中阻抗不连续,就会出现反射,反射表现在示波器波形上,就是信号上冲和下冲,在DDR设计过程中,我们关注的不是信号在某个时间点的过冲幅值,而是过冲在时间维度的积分。关注的是一个过程,而不是一个点。

对于每个信号,协议规范都会在这4个维度上对信号完整性进行定义规范。

2.     信号的高电平和低电平。

在高速信号传输中,信号能否达到协议规定的高电平最低门限和低电平最高门限,也直接决定了产品的稳定性。

DDR规范中,单端地址和控制命令、单端数据和数据掩码信号的ACDC输入电平,差分时钟和数据选通信号的ACDC输入电平都会被明确定义。仿真和测试过程中,只需要关注特定场景下的实测值有无达到协议规定值即可。

3.     差分信号交叉点电压。

为了满足信号的建立和保持时间,差分信号单端交叉点必须保证在一定的范围内。

交叉点以V DD/2作为参考电压,测量的是相对于V DD/2的偏离,偏离得越小越好。   

4.     时序要求。

有时序关系要求的主要有3组:地址、控制和命令信号与时钟信号之间;数据选通信号与时钟信号之间;数据、数据掩码与数据选通信号之间。所以在PCB设计时,也按信号进行分组设计,地址、控制和命令信号与时钟信号作为一组,数据、数据掩码信号与数据选通信号每一个字节作为一组,相同组的信号在设计时基本会保持长度相差在一定的范围之内,并且设计的方式基本一样(如同组布线在同层、有相同的过孔数等),这样才能保证满足时序的要求。

5.     斜率降额。

总线的规范中有两种测量斜率的方式,分别是常规的测量方式和切线测量方式,以地址、控制和命令信号为例,其定义如下图所示。

这两种测量方式主要由获得波形的质量决定,如果波形的单调性比较好,则以常规方式测量;如果单调性不好,出现一些回钩或台阶,则用切线方式测量。

图中红色框框代表常规斜率测量方法,绿色箭头代表切线方式测量方法。在DDR中,信号的建立和保持时间并不是唯一不变的,会随着斜率的变化而变化,为了弥补斜率造成的影响,在仿真最终的“建立和保持时间”时,测量的时序参数需要与降额参数相加。降额参数与信号的斜率和时钟/数据选通的斜率有关。

本文内容参考

1.      Hyperlynx高速电路仿真实践》蒋修国,林超文,李增

2.     DDR3详解》---360图书馆。

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  2021-4-29
讲的特别明白!感谢!
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